1.1 EDA技術及其發展歷程

1.2 EDA技術的特征和優勢

1.2.1 EDA技術的基本特征

1.2.2 EDA技術的優勢

1.3 EDA設計的目標和流程

1.3.1 EDA技術的實現目標

1.3.2 EDA設計流程

1.3.3 數字集成電路的設計

1.3.4 模擬集成電路的設計

1.4 EDA技術與ASIC設計

1.4.1 ASIC的特點與分類

1.4.2 ASIC的設計方法

1.4.3 SoC設計

1.5硬件描述語言

1.5.1 VHDI

1.5.2 VerilogHDL

1.5.3 ABEL-HDL

1.5.4 Verilog HDL和VHDL的比較

1.6 EDA設計工具

1.6.1 EDA設計工具分類

1.6.2 EDA公司與工具介紹

1.7 EDA技術的發展趨勢

習題1

2.1 概述

2.1.1 可編程邏輯器件發展歷程

2.1.2 可編程邏輯器件分類

2.1.3 可編程邏輯器件的優勢

2.1.4 可編程邏輯器件的發展趨勢

2.2 PLD器件的基本結構

2.2.1 基本結構

2.2.2 電路符號

2.2.4 PLA

2.2.5 PAL

2.2.6 GAL

2.3 CPLD/PPGA的結構特點

2.3.1 Lauice公司的CPLD/FPGA

2.3.2 Xilinx公司的CPLD/FPGA

2.3.3 Altera和Acrel公司的CPLD/FPGA

2.3.4 CPLD和FPGA的異同

2.4 可編程邏輯器件的基本資源

2.4.1 功能單元

2.4.2 輸入一輸出焊盤

2.4.3 布線資源

2.4.4 片內RAM

2.5 可編程邏輯器件的編程器件

2.5.1 熔絲型開關

2.5.2 反熔絲型開關

2.5.3 浮柵編程器件

2.5.4 基于SRAM的編程器件

2.6 可編程邏輯器件的設計與開發

2.6.1 CPLD/FPGA設計流程

2.6.2 CPLD/FPGA開發工具

2.6.3 CPLD/FPGA的應用選擇

2.7 可編程邏輯器件的測試技術

2.7.1 邊界掃描測試原理

2.7.2 IEEE 1149.1標準

2.7.3 邊界掃描策略及相關工具

習題2

3.1 Stratix高端FPGA系列

3.1.1 Stratix器件

3.1.2 StratixⅡ器件

3.2 Cyclone低成本FPGA系列

3.2.1 Cyclone器件

3.2.2 CycloneⅡ器件

3.3 ACEX 1K器件

3.4 典型CPLD器件

3.4.1 MAXⅡ器件

3.4.2 MAX 7000器件

3.5 FPGA/CPLD的配置

3.5.1 CPLD器件的配置

3.5.2 FPGA器件的配置

習題3

4.1 QuartusⅡⅡ原理圖設計

4.1.1 半加器原理圖輸入

4.1.2 半加器編譯

4.1.3 半加器仿真

4.1.4 全加器設計與仿真

4.2 Quartus Ⅱ的優化設置

4.2.1 Setting設置

4.2.2 分析與綜合設置

4.2.3 優化布局布線

4.2.4 使用設計助手檢查設計可靠性

4.3 Quartus Ⅱ的時序分析

4.3.1 時序設置與分析

4.3.2 時序逼近

4.4宏功能模塊設計

4.4.1 Megafumctions庫

4.4.2 Maxplus2庫

4.4.3 Primitives庫

習題4

5.1 Quartus Ⅱ的V10DL輸入設計

5.1.1 創建工程文件

5.!.2 編譯

5.1.3 仿真

5.2 Synplify Pro的VHDL輸入設計

5.2.1 用Synplify Pro綜合的過程

5.2.2 Synplify Pro與Quarttls Ⅱ的接口

5.3 Synplify的VHDL輸入設計

習題5

6.1 實體

6.1.1 類屬參數說明

6.1.2 端口說明

6.1.3 實體描述舉例

6.2 結構體

6.2.1 結構體的命名

6.2.2 結構體信號定義語句

6.2.3 結構體功能描述語句

6.2.4 結構體描述方法

6.3 VHDL庫

6.3.1 庫的種類

6.3.2庫的用法

6.4 VHDL程序包

6.4.1 程序包組成和格式

6.4.2 VHDL標準程序包

6.5 配置

6.5.1 默認配置

6.5.2 結構體的配置

6.6 VHDL文字規則

6.6.1 標識符

6.6.2 數字

6.6.3 字符串

6.7 VHDL數據類型

6.7.1 預定義數據類型

6.7.2 自定義數據類型

6.7.3 用戶自定義的子類型

6.7.4 數據類型的轉換

6.8 VHDL操作符

6.8.1 邏輯操作符

6.8.2 關系操作符

6.8.3 算術運算符

6.8.4 并置操作符

6.8.5 運算符重載

6.9 數據對象

6.9.1 常量

6.9.2 變量

習題6

7.1 順序語句

7.1.1 賦值語句

7.1.2 IF語句

7.1.3 CASE語句

7.1.4 LOOP語句

7.1.5 NEXT語句

7.1.7 WAIT語句

7.1.8 子程序調用語句

7.2 并行語句

7.2.1 并行信號賦值語句

7.2.2 進程語句

7.2.3 并行過程調用語句

7.2.4 元器件例化語句

7.2.5 生成語句

7.3 VHDL組合邏輯電路設計

7.4 VHDL時序邏輯電路設計

7.4.1 觸發器

7.4.2 寄存器

7.4.3 計數器

7.4.4 分頻器

習題7

8.1 Ⅵ{DL行為描述方式

8.2 ⅧDL結構化描述方式

8.3 Ⅵ{DLRTL描述方式

8.4 有限狀態機(FSM)設計

8.4.1 Moore和Mealy狀態機的選擇

8.4.2 有限狀態機的描述方式

8.4.3 有限狀態機的同步和復位

8.4.4 改進的.Moore型有限狀態機

8.4.5 小結

習題8

9.1 ST-BUS總線接口設計

9.1.1 ST-BUS總線時序關系

9.1.2 ST-BUS總線接口實例

9.2 數字復接分接接口技術及設計

9.2.1 數字復接分接接口技術原理

9.2.2 同步數字復接分接接口設計實例

9.3 I2C接口設計

9.3.1 I2C總線工作原理

9.3.2 I2C總線接U設計實例

9.4 Uart控制器設計

9.4.1 Uart控制器原理

9.4.2 Uart控制器部分模塊代碼

習題9

10.1 偽隨機序列的產生、檢測設計

10.1.1 m序列的產生

10.1.2 m序列的性質

10.1.3 m序列發生器的VHDL設計

10.1.4 m序列檢測電路的VHDL設計

10.2 比特同步設計

10.2.1 鎖相功能的自同步法原理

10.2.2 鎖相比特同步的EDA實現方法

10.3 基帶差分編碼設計

10.3.1 PSK調制和差分編碼原理

10.3.2 PSK差分編碼設計

10.4 FIR濾波器設計

10.4.1 FIR濾波器簡介

10.4.2 使用MATLAB設計FIR濾波器

10.4.3 FIR濾波器的FPGA普通設計

10.4.4 FIR濾波器的并行FPGA優化設計

習題10

附錄A EDA實驗系統簡介

參考文獻

……